CEA-Leti Demonstra Bonding de Memória em 1-Micrômetro para Inferência de IA

CEA-Leti está acelerando seu roadmap de integração de memória 3D para resolver um gargalo crítico em inferência de IA: capacidade de memória e densidade de potência. Em múltiplos fóruns da indústria este mês, Pascal Vivet, gerente de programa para programas avançados do instituto de pesquisa francês, descartou HBM como insuficiente. Stacking de memória diretamente acima ou ao lado do compute é a solução—e CEA-Leti tem as demonstrações de bonding para prová-lo.

O alvo de curto prazo é sistemas com centenas de gigabytes de DRAM integrada próxima aos engines de compute, estendendo-se para terabytes a longo prazo. A arquitetura HBM atual coloca DRAM stacked ao lado do processador, conectada por uma interface side-by-side limitada em largura de banda. Vivet advoga uma mudança para "algo mais lento, mais largo, mais próximo": mais lanes de dados em paralelo em velocidade mais baixa por lane, posicionamento físico mais apertado, e menor energia-por-bit. Isso importa mais para inferência. LLM decode é dominado por weight reads, não compute—os mesmos parâmetros de modelo fluem pela memória a cada geração de token. Memórias densas otimizadas para energia de leitura, posicionadas a micrômetros do die de compute, tratam essa carga de trabalho mais eficientemente do que sinalização mais rápida através de um interposer convencional.

CEA-Leti demonstrou die-to-wafer hybrid bonding em pitch de 1-micrômetro usando direct interconnect cobre-a-cobre no ECTC 2026 em Orlando. Os pesquisadores validaram eletricamente estruturas com até 100.000 links de interconnect. Daisy-chain test structures confirmaram funcionalidade de 5 μm até 2 μm; estruturas de 1 μm funcionaram mas a precisão de alinhamento limitou o yield. O próximo milestone visa pitch de 0,5 μm, pendente de ferramentas de bonding que alcancem alinhamento de 0,5 μm (3σ). Para contexto, current production hybrid bonding—TSMC SoIC, Intel Foveros, Samsung X-Cube—opera na faixa de micrômetro de um dígito baixo. Um demonstrated pitch de 1 μm marca um avanço significativo.

O problema mais difícil é térmico, não largura de banda. "A limitação principal não é o orçamento de potência em si, mas a densidade de potência," disse Vivet. Stacking de lógica e memória concentra calor. Resfriamento líquido extrai mais calor do que ar, mas estabelece um limite. Uma vez que o método de resfriamento é escolhido, a densidade de potência máxima é fixa. É por isso que Vivet advoca interfaces largas e lentas ao lado de integração 3D: velocidade de sinal mais baixa reduz energia de switching e dissipação de potência de interconnect. Gerenciamento de potência não pode ser uma consideração de último estágio. "Gerenciamento de potência precisa ser re-arquitetado muito cedo," Vivet afirmou. Redes de distribuição de potência backside são o primeiro passo concreto.

François Andrieu, chefe do memory lab da CEA-Leti, descreveu um roadmap de duas vias: NVM embedded para microcontrollers, e memórias específicas de IA posicionadas mais próximas à hierarquia de compute sem substituir SRAM, DRAM, ou NAND. "Não vamos substituir SRAM, DRAM, ou NAND," disse Andrieu. "Mas há oportunidades para adicionar memórias novas e complementares." O candidato líder é ferroelectric RAM (FeRAM). Leti demonstrou integração FeRAM em 22 nm usando capacitores ferroelétricos verticais 3D—a menor integração FeRAM para uma solução eNVM até a data. O resultado é não-volátil: pesos sobrevivem a um ciclo de potência e não requerem ciclos de refresh. O desafio remanescente é voltagem: alguns dispositivos ferroelétricos requerem voltagens operacionais acima dos níveis de core logic, degradando velocidade e eficiência de potência. Parcerias com Weebit Nano em resistive RAM e STMicroelectronics em phase-change memory cobrem NVM embedded em 28 nm e 18 nm.

Para arquitetos avaliando hardware de inferência, o insight chave de Leti é direto: o gargalo não é FLOPS, mas mover weight bits de memória para compute com custo de energia mínimo. O instituto ainda não está enviando produto—isso é trabalho de research-to-transfer financiado sob FAMES e France 2030—mas o demonstrated pitch de 1 μm hybrid bonding e milestone de integração FeRAM fornecem benchmarks concretos para avaliar reclamações de packaging de vendors.