A Samsung apresentou um roteiro completo de memória na semana passada na Future of Memory and Storage Summit em Santa Clara, abrangendo HBM4E, HBM5 e duas arquiteturas conceituais—zHBM e zNAND-O—projetadas para suportar 10× mais taxa de throughput de tokens de IA até 2030. Leno Park, VP de soluções flash da Samsung Electronics, fundamentou o roteiro em um problema concreto: clusters de IA hoje suportam aproximadamente 100 tokens por segundo por usuário; a Samsung está desenvolvendo para 1.000 tokens por segundo até 2030.
HBM4E é o entregável mais próximo. A Samsung enviou amostras em maio e confirmou avaliação ativa por principais parceiros do ecossistema. O produto usa um dado base lógico de 4 nm, aumenta a contagem de vias através do silício (TSV) em aproximadamente 4×, e implementa embalagem avançada com mais de 300.000 microbumps em passos mais apertados. Resultado: 4 TB/s de largura de banda e 64 GB de capacidade em um único stack de 16 alturas, com velocidades de I/O de 16 Gbps por pino—mais de 20% mais rápido que HBM4. Para gerenciar a concentração térmica em stacks densos, a Samsung adicionou um bloco de tubo de calor—uma "chaminé" colocada diretamente sobre pontos quentes.
HBM5 muda o dado base para um processo de 2 nm usando tecnologia de transistor gate-all-around (GAA). A Samsung também está encurtando comprimentos de canais do interposer para melhorar sinalização de I/O entre dado base e acelerador. O shrink do nó visa outro passo de largura de banda por watt antes das mudanças de arquitetura com zHBM.
O zHBM colapsa o layout lado a lado 2.5D da integração HBM atual. O acelerador de IA fica diretamente acima do stack HBM como uma estrutura 3D unificada, reduzindo a distância física entre processador e memória. A Samsung afirma que a interface de próxima geração poderia entregar 8× o desempenho de HBM5, mais de 10× densidade de memória, 3× eficiência energética e menos de metade da resistência térmica. Alcançar esses números exige co-design próximo com parceiros acelerador—limitando adoção a fornecedores dispostos a compartilhar dados de design em nível de dado e coordenar embalagem.
A Samsung também anunciou o V10 BV-NAND, sua V-NAND de 10ª geração TLC, com 400 camadas, shrink lateral de 11% e 58% maior densidade de memória comparado à geração anterior. Introduziu LPDDR5X-PIM, a primeira memória LPDDR com capacidade de processamento em memória, descarregando operações de dados selecionadas para memória para reduzir round-trips memória-computação. O SSD PCIe Gen6 PM1763 entrou em produção em massa em julho de 2026 para checkpoint de data-center de IA e I/O de dataset.
A perspectiva de receita HBM da Samsung sublinha urgência: vendas HBM mais que triplicarão em 2026 versus 2025, e alcançarão 50% da receita total de DRAM até 2030. Depois de 2029, incrementos de velocidade não fecharão a lacuna. A questão estrutural é se a integração 3D co-desenhada como zHBM é entregue no prazo e com yields que a tornem utilizável para decisões de aquisição, não apenas slides de roteiro. HBM4E em 4 TB/s e 64 GB por stack está disponível para avaliação agora; HBM5 e zHBM permanecem itens de co-design—considere essa incerteza em qualquer construção de cluster após 2027.