A Synopsys anunciou o primeiro conjunto completo de IP CXL 4.0 da indústria: um controlador, módulo de segurança IDE, camada física PCIe 7.0 e IP de verificação. O anúncio completa um conjunto que começou em dezembro de 2025 com o primeiro VIP CXL 4.0 disponível comercialmente. Para arquitetos de hardware que projetam SoCs de IA, o CXL 4.0 dobra a largura de banda do link para 128 GT/s em relação ao CXL 3.x, e a oferta de IP está apenas agora acompanhando.

A principal vantagem no CXL 4.0 é o agrupamento de portas. CXL e PCIe são limitados a 16 lanes por porta. O CXL 4.0 permite que projetistas combinem múltiplos links x16 em uma única porta lógica. Quatro links x16 entregam mais de 2 TB/s de largura de banda agregada (bidirecional, TX + RX combinados). Oito links excedem 4 TB/s. Interconexões proprietárias há muito tempo reivindicam largura de banda agregada como vantagem sobre alternativas padrão. Portas agrupadas fecham essa lacuna sem abandonar a camada física PCIe. O CXL 4.0 adiciona suporte para até quatro retimers por link—necessário a 128 GT/s porque taxas de dados mais altas reduzem a distância do canal—e um FLIT otimizado para latência de 256 bytes que aumenta a eficiência de carga por ciclo.

O PHY Synopsys é um SerDes PCIe 7.0 endurecido para nós de processo de 5nm a 2nm. A latência de carga para uso em CXL.mem fica abaixo de 200 nanossegundos. A Synopsys afirma que o offload de cache de chave-valor baseado em CXL entrega 3–6× o desempenho de alternativas baseadas em SSD a 128 GT/s (figura fornecida pelo fornecedor; nenhuma metodologia de benchmark independente divulgada). Pools de memória em escala de rack podem exceder 100 TB. A empresa projeta redução de custo de inferência de 50–100% dependendo da configuração. Latência de KV-cache e capacidade restringem inferência de LLM de contexto longo. Memória coerente na velocidade de DRAM aborda ambas diretamente.

O controlador unificado cobre CXL 1.x, 2.0, 3.x e 4.0 sob uma única licença e inclui fallback PCIe 7.0 sem compra separada. O CXL 2.0 já está em produção em volume. O CXL 3.x está apenas começando a ser enviado em escala. Equipes de design precisam suportar múltiplas gerações de infraestrutura instalada. Um controlador unificado fornece um caminho de integração único em vez de manter blocos de IP paralelos.

Os módulos IDE da Synopsys implementam criptografia AES-GCM e autenticação com latência de overhead de zero ciclos em modo skid para CXL.cache e CXL.mem, com suporte a TSP/TDISP e prontidão para FIPS 140-3. O suporte a TDISP visa SoCs de hiperscaler multi-tenant onde o isolamento de máquina virtual em memória coerente requer autenticação aplicada por hardware. Ron Loman, gerente de marketing de produtos para PCIe e IP CXL na Synopsys, disse: "Com PCIe 7 e CXL 4, estamos vendo uma taxa extremamente alta de adoção com IDE e o aspecto de segurança. As pessoas percebem que você tem que ter a segurança em vigor e estão planejando para isso."

A maturidade do ecossistema é a restrição mais difícil. Um sistema de memória disagregada totalmente realizado baseado em CXL requer CPUs compatíveis, aceleradores, SSDs, controladores de memória, switches e stacks de software. A Synopsys enviou mais de 170 controladores e PHYs CXL até agora, contra mais de 3.800 vitórias de design PCIe. A lacuna reflete o quão inicial a rampa de volume do CXL continua. A Synopsys cita uma projeção do Goldman Sachs Research que o consumo global de tokens de IA crescerá 24× até 2030, atingindo aproximadamente 120 quadrilhões de tokens por mês. O VIP CXL 4.0 é fornecido com caminhos de migração do CXL 3.0 e PCIe 7.0 porque a validação de padrões se torna um gargalo de estágio final quando o ecossistema é escasso.

O IP CXL 4.0 agora está disponível do fornecedor de IP dominante a latência sub-200ns e velocidade de link de 128 GT/s, com segurança integrada. O gargalo mudou para o resto da pilha.