DAC 2026: Microsoft Artour Levin apresenta gargalos EDA em escala de acelerador de IA; limites hardware-software tornam-se o ponto de dor

O Design Automation Conference 2026 (26-29 de julho, Long Beach) está prevendo uma mudança na metodologia EDA (automação de design eletrônico) impulsionada pela complexidade do acelerador de IA. Artour Levin da Microsoft, VP de Engenharia de Silício de IA, entregará uma keynote na quarta-feira intitulada 'EDA Opportunities in Building High Performance AI Accelerators', enquadrando o problema central: à medida que os aceleradores escalam de chips para sistemas completos, problemas difíceis emergem cada vez mais em limites—entre computação, memória, intercone xão e comportamento de software—exatamente onde os silos EDA tradicionais não foram construídos para operar.

O track de Engenharia da conferência abrange 15 sessões com ~90 apresentações revisadas por pares sobre o que funcionou e quebrou no silício de 2026. Apresentações notáveis incluem Lalitha Immaneni da Intel sobre integração heterogênea, Huiming Bu da IBM Research sobre evolução de processo de 7nm para 7Å, e Baaziz Achour de Qualcomm EVP em 'Design Automation for Emerging AI: From AI Chips to Data Center.' Além disso, a sessão de terça-feira 'AI-Accelerated IP Libraries' destaca como o design de célula padrão em si agora está usando ML: dimensionamento de transistor em nível de IA gera melhorias de 2x em potência e cronograma em silício industrial real, mantendo compatibilidade com fluxos EDA herdados.

Para arquitetos: DAC 2026 sinaliza que otimização de ferramenta pontual (o que EDA tradicional faz) atingiu retornos diminutos para silício de IA. A próxima fronteira é verificação em nível de sistema holística e co-simulação— unindo lógica, memória, intercone xão, potência, térmica, embalagem e software em um loop de design unificado. Esta é uma mudança de múltiplos anos em como as organizações de design de chip se formam e seleção de ferramentas.