CEA-Leti Demuestra Bonding de Memoria de 1-Micrón para Inferencia de IA

CEA-Leti está acelerando su roadmap de integración de memoria 3D para resolver un cuello de botella crítico en inferencia de IA: capacidad de memoria y densidad de potencia. En múltiples foros de la industria este mes, Pascal Vivet, gerente de programa para programas avanzados del instituto de investigación francés, descartó HBM como insuficiente. Stacking de memoria directamente encima o al lado del compute es la solución—y CEA-Leti tiene las demostraciones de bonding para comprobarlo.

El objetivo a corto plazo es sistemas con cientos de gigabytes de DRAM integrada cerca de engines de compute, extendiéndose a terabytes a largo plazo. La arquitectura HBM actual coloca DRAM stacked al lado del procesador, conectada por una interfaz side-by-side limitada en ancho de banda. Vivet aboga por un cambio hacia "algo más lento, más amplio, más cercano": más carriles de datos en paralelo a velocidad más baja por carril, posicionamiento físico más ajustado, y menor energía-por-bit. Esto importa más para inferencia. LLM decode está dominado por weight reads, no compute—los mismos parámetros del modelo fluyen a través de la memoria en cada generación de token. Las memorias densas optimizadas para energía de lectura, posicionadas a micrón de la die de compute, manejan esa carga de trabajo más eficientemente que señalización más rápida a través de un interposer convencional.

CEA-Leti demostró die-to-wafer hybrid bonding en pitch de 1-micrón usando direct interconnect cobre-a-cobre en ECTC 2026 en Orlando. Los investigadores validaron eléctricamente estructuras con hasta 100.000 enlaces de interconnect. Las daisy-chain test structures confirmaron funcionalidad de 5 μm hasta 2 μm; estructuras de 1 μm funcionaron pero la precisión de alineación limitó el yield. El siguiente hito apunta a pitch de 0,5 μm, pendiente de herramientas de bonding que logren alineación de 0,5 μm (3σ). Para contexto, el current production hybrid bonding—TSMC SoIC, Intel Foveros, Samsung X-Cube—opera en el rango de micrón de un dígito bajo. Un demonstrated pitch de 1 μm marca un avance significativo.

El problema más difícil es térmico, no ancho de banda. "La limitación principal no es el presupuesto de potencia en sí, sino la densidad de potencia," dijo Vivet. Stacking de lógica y memoria concentra calor. El enfriamiento líquido extrae más calor que aire, pero establece un límite. Una vez elegido el método de enfriamiento, la densidad de potencia máxima es fija. Es por eso que Vivet aboga por interfaces amplias y lentas junto con integración 3D: velocidad de señal más baja reduce energía de switching y disipación de potencia de interconnect. La gestión de potencia no puede ser una consideración de última hora. "La gestión de potencia necesita ser re-arquitectada muy temprano," afirmó Vivet. Las redes de distribución de potencia backside son el primer paso concreto.

François Andrieu, jefe del memory lab de CEA-Leti, describió un roadmap de dos vías: NVM embedded para microcontroladores, y memorias específicas de IA posicionadas más cerca de la jerarquía de compute sin reemplazar SRAM, DRAM, o NAND. "No vamos a reemplazar SRAM, DRAM, o NAND," dijo Andrieu. "Pero hay oportunidades para agregar nuevas memorias complementarias." El candidato principal es ferroelectric RAM (FeRAM). Leti demostró integración FeRAM en 22 nm usando capacitores ferroelétricos verticales 3D—la menor integración FeRAM para una solución eNVM hasta la fecha. El resultado es no-volátil: los pesos sobreviven un ciclo de potencia y no requieren ciclos de refresh. El desafío restante es voltaje: algunos dispositivos ferroelécticos requieren voltajes operacionales por encima de los niveles de core logic, degradando velocidad y eficiencia de potencia. Las asociaciones con Weebit Nano en resistive RAM y STMicroelectronics en phase-change memory cubren NVM embedded en 28 nm y 18 nm.

Para arquitectos evaluando hardware de inferencia, la perspectiva clave de Leti es directa: el cuello de botella no es FLOPS, sino mover weight bits de memoria a compute con costo de energía mínimo. El instituto aún no está enviando producto—este es trabajo de research-to-transfer financiado bajo FAMES y France 2030—pero el demonstrated pitch de 1 μm hybrid bonding y hito de integración FeRAM proporcionan benchmarks concretos para evaluar reclamaciones de packaging de vendors.