Rápidus Se Dirige a Producción de 2nm para 2027 Sin Clientes Nombrados

Rápidus tiene como objetivo alcanzar la producción masiva de 2nm gate-all-around en su fábrica IIM-1 en Hokkaido a mediados del segundo semestre fiscal de 2027, incluso sin clientes de volumen confirmados, según informes de Tom's Hardware y TrendForce. El CEO Atsuyoshi Koike reveló en un informe de TrendForce sobre la ronda de financiamiento privado de 167,6 mil millones de yenes de la compañía que se están llevando a cabo conversaciones con más de sesenta posibles compradores, proporcionando cotizaciones preliminares a aproximadamente diez, principalmente en el extranjero. Esta brecha entre el cronograma anunciado y la demanda confirmada es crucial para los arquitectos que planifican el suministro de aceleradores de inferencia a través de 2028.

La línea piloto IIM-1 se basa en el diseño de nanohojas GAA de IBM de 2021, siguiendo el entrenamiento de más de 150 ingenieros en el Albany NanoTech Complex de IBM y la reasignación de alrededor de ochenta a Chitose para la ajuste de procesos. La fábrica opera el primer escáner ASML TWINSCAN NXE:3800E EUV de nivel de producción en masa de Japón, instalado en diciembre de 2024 y realizando las primeras exposiciones en abril de 2025. Rápidus está adoptando un flujo de wafer único, marcado RUMS, que integra la metrología por wafer en modelos de IA para acelerar el aprendizaje de rendimiento y reducir los tiempos de giro. La compañía también planea la integración de chiplets en casa y el empaquetado a nivel de panel con soporte de vidrio, en asociación con Tenstorrent en la IP del procesador de IA de borde.

Los objetivos de capacidad de la fábrica son 6,000 inicios de wafer por mes al lanzamiento, con el objetivo de alcanzar aproximadamente 25,000 WSPM dentro del primer año, según el análisis de capacidad de Tom's Hardware. Incluso con esta máxima producción, la producción de IIM-1 será significativamente menor que la de TSMC o Samsung en megafábricas de vanguardia, enfocándose en la lógica de alto rendimiento selectiva y diseños basados en chiplets en lugar de silicio de entrenamiento de IA en masa. Un Kit de Diseño de Proceso fue entregue a clientes tempranos en Q1 de 2026, con chips de prueba de diseño de clientes esperados a finales de 2026. No se ha publicado ningún dato de rendimiento. La compañía demostró transistores operativos de 2nm en un evento de clientes en julio de 2025, aunque el rendimiento en esa etapa aún no cumplía con las expectativas; a partir de alrededor de septiembre de 2025, comenzó a refinar las características de rendimiento, con mejoras que avanzaban a un ritmo rápido, y el trabajo que tomó aproximadamente un año y medio en la base de desarrollo de Albany de IBM se completó en menos de dos meses en la planta de Chitose. Con más de 200 herramientas para calibrar en varios procesos, la curva de rendimiento sigue siendo en gran parte teórica.

La fabricación de transistores GAA es más compleja que FinFET, y tanto Samsung como Intel experimentaron déficits de rendimiento prolongados en nodos similares. A 6,000 WSPM, un error de rendimiento es una sobrecarga de desarrollo manageable; sin embargo, a 25,000 WSPM, cada punto porcentual de pérdida de rendimiento aumenta directamente el costo por die y extiende los plazos de calificación de clientes. La concentración del sitio es alta, con IIM-1 siendo una sola fábrica sin redundancia geográfica, y el gobierno japonés manteniendo una estructura de participación convertible de control que podría alcanzar aproximadamente el sesenta por ciento si el rendimiento se deteriora, añadiendo la toma de decisiones impulsada por políticas a un aumento ya incierto. Rápidus ha discutido escenarios de respaldo, incluyendo una asociación con TSMC o una degradación de nodo a 5nm/7nm si los rendimientos de 2nm no se materializan, aunque el complejo JASM de TSMC Kumamoto ya está enviando nodos maduros y tiene como objetivo el 3nm alrededor de 2028.

No asignes ninguna cinta de inferencia a IIM-1 hasta que un cliente nombrado se comprometa con volumen y las curvas de rendimiento publicadas demuestren que el modelo de wafer único RUMS puede superar la economía del aprendizaje por lotes de los incumbentes.