Samsung presentó una hoja de ruta de memoria completa esta semana en la Future of Memory and Storage Summit en Santa Clara, abarcando HBM4E, HBM5 y dos arquitecturas conceptuales—zHBM y zNAND-O—diseñadas para soportar 10× mayor rendimiento de tokens de IA para 2030. Leno Park, VP de soluciones flash de Samsung Electronics, fundamentó la hoja de ruta en un problema concreto: los clusters de IA hoy soportan aproximadamente 100 tokens por segundo por usuario; Samsung está diseñando para 1.000 tokens por segundo para 2030.
HBM4E es el entregable más cercano. Samsung envió muestras en mayo y confirmó evaluación activa por principales socios del ecosistema. El producto utiliza un dado base lógico de 4 nm, aumenta el conteo de vías a través del silicio (TSV) en aproximadamente 4×, e implementa empaque avanzado con más de 300.000 microbumps en pasos más cerrados. Resultado: ancho de banda de 4 TB/s y capacidad de 64 GB en un único stack de 16 alturas, con velocidades de I/O de 16 Gbps por pin—más de 20% más rápido que HBM4. Para gestionar la concentración térmica en stacks densos, Samsung agregó un bloque de tubo de calor—una "chimenea" colocada directamente sobre puntos calientes.
HBM5 desplaza el dado base a un proceso de 2 nm utilizando tecnología de transistor gate-all-around (GAA). Samsung también está acortando las longitudes de los canales del interposer para mejorar la señalización de I/O entre el dado base y el acelerador. La reducción de nodo apunta a otro paso de ancho de banda por vatio antes de cambios de arquitectura con zHBM.
zHBM colapsa el diseño lado a lado 2.5D de la integración HBM actual. El acelerador de IA se sienta directamente encima del stack HBM como una estructura 3D unificada, reduciendo la distancia física entre procesador y memoria. Samsung afirma que la interfaz de próxima generación podría entregar 8× el desempeño de HBM5, más de 10× densidad de memoria, 3× eficiencia energética y menos de la mitad de la resistencia térmica. Alcanzar esos números requiere co-diseño estrecho con socios aceleradores—limitando la adopción a proveedores dispuestos a compartir datos de diseño a nivel de dado y coordinar el empaque.
Samsung también anunció el V10 BV-NAND, su V-NAND de 10ª generación TLC, con 400 capas, reducción lateral del 11% y 58% mayor densidad de memoria versus la generación anterior. Introdujo LPDDR5X-PIM, la primera memoria LPDDR con capacidad de procesamiento en memoria, descargando operaciones de datos seleccionados a memoria para reducir viajes de ida y vuelta memoria-cómputo. El SSD PCIe Gen6 PM1763 entró en producción en masa en julio de 2026 para punto de control de centros de datos de IA e I/O de conjuntos de datos.
La perspectiva de ingresos HBM de Samsung subraya la urgencia: las ventas de HBM más que se triplicarán en 2026 frente a 2025, y alcanzarán el 50% de los ingresos totales de DRAM para 2030. Después de 2029, los incrementos de velocidad no cerrarán la brecha. La pregunta estructural es si la integración 3D co-diseñada como zHBM se entrega a tiempo y con rendimientos que la hagan utilizable para decisiones de compra, no solo diapositivas de hojas de ruta. HBM4E a 4 TB/s y 64 GB por stack está disponible para evaluación ahora; HBM5 y zHBM siguen siendo artículos de co-diseño—considere esa incertidumbre en cualquier construcción de cluster más allá de 2027.