Los chips se vuelven verticales; la metrología no logra mantenerse al ritmo, advierte EE Times
El análisis de EE Times muestra que, a medida que los fabricantes de chips pasan al apilamiento vertical 3D (chiplets, empaque avanzado, transistores gate-all-around), las herramientas y procesos de metrología tradicionales están alcanzando límites de escala. Los proveedores de medición e inspección deben retoolear hardware y software para rastrear características subnanométricas en tres dimensiones.
El cuello de botella amenaza la productividad y el rendimiento de la fábrica a medida que la complejidad del diseño supera la capacidad de medir y controlar—un problema de la cadena de suministro que podría aprettar la capacidad de nodos avanzados e incrementar costos para fabricantes de aceleradores de IA y GPU.