AMD Divide Linha EPYC por Workload a Partir de Zen 6

AMD está dividindo sua linha de CPUs servidores em camadas específicas por workload, com Zen 6 produzindo silício distinto para infraestrutura de IA e computação de propósito geral. A CEO Lisa Su confirmou trabalho de engenharia ativo em arquiteturas Zen 7 e Zen 8 construídas sob a mesma lógica.

Falando na call de earnings mais recente da AMD, Su anunciou a saída do modelo de SKU único que definiu a geração Zen 5 da EPYC. "A indústria vai precisar de um amplo portfólio de CPUs, nem todas as CPUs são iguais", disse Su. Sobre a necessidade de silício específico por workload, ela foi direta: "Francamente, você vai precisar de CPUs diferentes dependendo se você está falando sobre operações de propósito geral ou cabeços de nó ou tarefas de IA agêntica."

Zen 6 já implementa a nova abordagem. Venice, a peça topo de linha Zen 6, escala para 256 núcleos e visa servidores de propósito geral exigentes em throughput. Verona é a primeira CPU EPYC da AMD construída especificamente para infraestrutura de IA, visando nós cabeços de acelerador e clusters de inferência. Verano é uma variante de solução de IA em escala de rack. AMD não detalhou se variantes adicionais de Zen 6 usarão silício distinto ou diferirão apenas em clock e perfis de cache. Zen 4 executou um amplo leque de SKUs em IA, nuvem, enterprise, rede/edge e segmentos de serviço hospedado; Zen 5 estreitou; Zen 6 está expandindo novamente com intenção explícita de workload nos nomes dos produtos.

Engenheiros da AMD estão trabalhando com clientes em sistemas além de Venice—significando Zen 7 e Zen 8—com o mesmo modelo de segmentação em vigor. Este cadência importa para planejadores de infraestrutura: decisões arquiteturais tomadas agora em torno de seleção de cabeços de nó de CPU, topologia de interconnect e orçamentos de energia em escala de rack intersectarão a linha Zen 7 especializada da AMD antes da maioria dos ciclos de refresh de data center completarem.

AMD projeta que o mercado endereçável total de CPU servidores crescerá a 35% ao ano e atingirá $120 bilhões até 2030, impulsionado largamente pela construção de infraestrutura de IA. Até ganhos modestos de share em um mercado recém-segmentado justificam o custo de engenharia de múltiplas variantes de CPU concorrentes—especialmente quando hyperscalers e grandes empresas já estão executando programas de silício customizado que a linha de SKU homogênea da AMD não conseguia endereçar competitivamente.

A camada de CPU em um stack de IA não é mais uma decisão de commodity. Escolher entre Venice otimizado para throughput para orquestração de inferência, uma variante otimizada para energia para inferência em edge, ou uma peça otimizada para custo para workloads em batch exige profiling de workload que a maioria dos processos de procurement de TI não aplicou historicamente a CPUs de servidor x86. O comprometimento de múltiplas gerações da AMD em segmentação—não apenas Zen 6, mas trabalho confirmado em Zen 7 e Zen 8—estabelece EPYC como uma variável arquitetural ao invés de uma commodity de background, posicionando-a como uma narrativa contrária ao stack de IA centrado em GPU.

AMD não divulgou velocidades de clock, contagens de núcleos, ou specs de interconnect para nenhuma variante Zen 6 além do teto de 256 núcleos da Venice. A diferenciação de silício de Verona em relação a Venice é unclear—AMD não disse se usa configurações de chiplet diferentes ou apenas firmware e binning diferentes. O CAGR de 35% é a projeção da AMD, não consenso de analistas independentes.

AMD está posicionando CPUs especializadas para comandar preços premium e relacionamentos com clientes mais sticky do que peças de propósito geral. Se Zen 6 validar o modelo, a empresa entra em Zen 7 com silício especificamente construído através de cada camada do stack de data center de IA.