Roteiro de empilhamento 3D da CEA-Leti aborda gargalo de memória de IA com interconexões sub-micronicas

CEA-Leti, o instituto de microeletrônica francês, está empurrando um roteiro agressivo de integração 3D e chiplet para abordar a colisão dos sistemas de IA com paredes de largura de banda de memória e densidade de potência. O gerente de programa Pascal Vivet delineou uma mudança da arquitetura HBM (Memória de Alta Largura de Banda) de hoje para interfaces de memória 'mais largas, mais lentas, mais próximas'—empilhando DRAM diretamente acima ou a centímetros de mecanismos de computação usando interconexões ultradensas. O objetivo: centenas de gigabytes a terabytes de memória integrada firmemente com processadores para alimentar cargas de trabalho de inferência ligadas por E/S em vez de ligadas por computação.

A caixa de ferramentas da Leti abrange arremessos de 10 micrômetros a sub-1 micrômetro, incluindo ligação híbrida dados-para-wafer e wafer-para-wafer demonstrada no passo de 1 micrômetro e direcionada a 200 nm. O insight principal é que a integração mais próxima reduz a energia de movimento de dados—crítica para inferência—mas concentra calor. A densidade de potência (não a potência total) se torna a restrição limitante; o resfriamento por líquido em data centers define um teto, enquanto sistemas de IA de ponta em carros e drones enfrentam orçamentos térmicos diferentes.

Para arquitetos, isso sinaliza uma mudança: à medida que pesos de modelo de fronteira saturam DRAM, a próxima geração de hardware de IA negociará largura de banda pura por colocação, barramentos amplos de menor energia e modularidade de chiplet. Este roteiro implicitamente apoia tanto os campos 'escalar para cima' quanto 'chiplet aberto'—mostrando que o acoplamento de memória mais próximo bate a mais largura de banda por dólar em inferência, favorecendo desenhos integrados sobre dies monolíticos.