EE Times relata esforços em toda a indústria para dimensionar embalagem de múltiplos dies e arquiteturas de chiplet para aceleradores de IA e processadores de próxima geração. Sistemas de múltiplos dies permitem densidade de transiséis mais alta e desempenho por watt do que designs monolíticos, crucial conforme envolventes térmicos e de potência restringem dimensionamento de um único die.
Os desafios incluem latência de interconeção de die para die, gerenciamento de rendimento em múltiplos dies e coordenação de cadeia de suprimentos de chiplet. Empresas como TSMC, Samsung Foundry e Intel estão liderando investimentos em melhorias de teste de chiplet, binning e rendimento de montagem.