A Synopsys lançou um novo portfólio de propriedade intelectual Compute Express Link (CXL) 4.0 visando um dos gargalos mais persistentes da infraestrutura de IA: largura de banda de memória e capacidade. O portfólio inclui um controlador, módulo de segurança IDE, camada física com si proven e IP de verificação, apoiando CXL 4.0 junto com gerações anteriores (3.x, 2.0, 1.x) em uma arquitetura unificada. CXL 4.0, lançado no final de 2025, duplica a largura de banda para 128 GT/s, se alinha com PCIe 7.0, e introduz agrupamento de porta que permite aos designers combinar múltiplos links de 16 vias para exceder 2-4 TB/s de largura de banda por porta agrupada.
Capacidade de memória e largura de banda têm sido a restrição vinculante desde pelo menos 2012, de acordo com Ron Loman da Synopsys. CXL é uma interconeção cache-coerente construída na camada física do PCIe, permitindo que processadores, aceleradores e dispositivos de memória se comuniquem e compartilhem recursos no nível do sistema. O novo IP suporta até quatro retimers para alcance de sinal em taxas de dados mais altas, links nativos x2 e um flit otimizado para latência de 256 bytes para aumentar a eficiência de carga útil. A implantação de CXL 2.0 atingiu produção em volume, enquanto CXL 3.x (alinhado com PCIe 6.0 e sinalização PAM4) está apenas começando a adoção mais ampla; espera-se que a adoção de CXL 4.0 acelere conforme designers de infraestrutura perseguem memória e computação desagregadas em sistemas multi-die e em escala de rack.
Para arquitetos, CXL 4.0 torna-se um enabler estratégico para inferencia de IA em escala, complementando estratégias multi-die e pooling de memória que contornam restrições de suprimento de HBM. O módulo de segurança IDE com zero-ciclo de latência de overhead e prontidão FIPS 140-3 aborda necessidades crescentes em ambientes multi-tenant e computção confidencial. Conforme hyperscalers perseguem cada vez mais computação desagregada (uma progressão que Loman delineou de expansão para compartilhamento para desagregação completa), IP CXL maduro reduz risco de implementação e acelera time-to-silicon para aceleradores de IA customizados e SoCs intensivos em memória.