Qualcomm revela arquitectura HBC near-memory AI con 6x bandwidth por watt vs HBM

Qualcomm presentó su arquitectura HBC (high-bandwidth compute) near-memory compute, diseñada para abordar el cuello de botella memory wall en cargas de trabajo de AI. La empresa desagrega el acelerador AI del system-on-chip (SoC) y lo coloca directamente debajo de una pila DRAM LPDDR, conectado mediante vías through-silicon. Qualcomm afirma que HBC entrega 6x mayor bandwidth por watt en comparación con HBM (high-bandwidth memory) y más de 200x capacidad en comparación con SRAM on-chip, sin requerir packaging avanzado costoso o pilas HBM.

La arquitectura elimina congestión y penalizaciones de costos de high-bandwidth memory combinando densidad DRAM con características de latencia SRAM usando packaging estándar. Se pueden desplegar múltiples pilas HBC dentro de un único dispositivo de computación, ofreciendo ventajas significativas de performance-por-dólar. HBC debutará con el acelerador AI250 (confiando en HBC de 1ª Gen, ofreciendo aumento de 18x bandwidth sobre el AI200 anterior), seguido por AI300 con HBC de 2ª Gen proporcionando 54x bandwidth scaling.

El enfoque de Qualcomm difiere de diseños convencionales de DRAM-on-logic colocando dies de computación especializados directamente debajo de LPDDR apilado, evitando materiales exóticos y packaging de soluciones HBM. El acelerador AI200 de la empresa vence a finales de año con 43 TB de RAM por rack usando LPDDR5X. La hoja de ruta refleja la diversificación del centro de datos de Qualcomm más allá de procesadores móviles.

Para equipos de infraestructura, esto aborda una restricción real: el crecimiento del ancho de banda de memoria ha quedado por detrás de la capacidad de computación. Las afirmaciones de bandwidth-per-watt de HBC y el perfil de costos lo hacen competitivo para servidores de inferencia donde la memoria es el cuello de botella. La hoja de ruta multi-generación señala el compromiso de Qualcomm de escalar a medida que competidores (NVIDIA, AMD, soluciones personalizadas) también compiten en eficiencia de memoria en la próxima onda de diseños de acelerador.