TSMC, imec, ASML demuestran transistores 2D en pitch de 50nm en obleas de 300mm

TSMC, imec y ASML han demostrado conjuntamente dispositivos CMOS (semiconductor metal-óxido-semiconductor complementario) usando dicalcogenuros de metales de transición (TMDs) atómicamente delgados en un pitch poli de contacto de 50nm en una oblea de 300mm—el pitch más apretado jamás logrado para dispositivos 2D y dentro del rango del silicio líder actual. El trío presentó resultados esta semana en el Simposio IEEE/JSAP sobre Tecnología y Circuitos VLSI.

Los transistores de canal-n usan disulfuro de molibdeno (MoS2) y el canal-p usa diselenuro de tungsteno (WSe2) o disulfuro de tungsteno (WS2), impresos con una única exposición EUV para producir longitudes de canal tan cortas como 28nm. El noventa y cuatro por ciento de los transistores integrados conmutaron correctamente con una proporción de corriente encendido/apagado superior a 100.000. La innovación clave es un flujo de transistor de película delgada 'inverso': el equipo estandarizó zanjas de contacto llenas de tungsteno primero y transfirió el canal 2D encima, evitando cuellos de botella de resistencia de contacto que históricamente han limitado la entrega de corriente en dispositivos 2D escalados.

Este hito demuestra el camino hacia el escalado CMOS post-silicio. Sin embargo, permanecen brechas significativas: la integración es cuasi-CMOS (los materiales tipo-n y tipo-p se transfieren por separado, no monolíticamente), la transferencia libre de residuos a escala de oblea a rendimiento de producción no se resuelve, los contactos de baja resistencia necesitan validación compatible con fab y los datos de confiabilidad son limitados. TSMC e imec colocan canales 2D en sus hojas de ruta más allá de 2030, con cronogramas de la industria apuntando a lógica 2D ya en 2034 en el nodo 0,7nm.

Para ingenieros de procesos que rastrean el escalado de puertas, este resultado confirma que EUV single-patterning es suficiente para 50nm CPP y resuelve un problema histórico de ingeniería de contacto. El objetivo de implementación 2030+ significa que este es un hito de reducción de riesgos a largo plazo, no un nodo de producción inminente. El significado más amplio: FETs complementarios (CFETs) en 2nm (llegando ~2033) será el siguiente paso inmediato; los canales 2D son la frontera subsecuente.