Sistema Agentic da Verkor Encerra RTL-para-Layout em 80 Horas

Design Conductor 2.0 da Verkor construiu autonomamente um acelerador de inferência da arquitetura ao layout FPGA em 80 horas — um salto de 80x em complexidade de tarefa a partir da baseline de dezembro de 2025, quando o sistema exigiu 12 horas para projetar uma CPU RISC-V de 5 estágios.

Design Conductor 2.0 executa um harness multi-agente redesenhado alimentado por modelos de fronteira lançados em abril de 2026. A saída destaque, VerTQ, é um acelerador de inferência LLM com hardwired TurboQuant — um algoritmo de compressão KV-cache — em um pipeline de 240 ciclos. VerTQ integra K-compression via TurboQuant-Prod com resíduos QJL, V-compression via TurboQuant-MSE e FlashAttention embedido. Os agentes começaram do paper TurboQuant arXiv e completaram o fluxo completo front-to-back: RTL, verificação, otimização de timing e mapeamento físico, sem intervenção humana.

VerTQ empacota 5.129 unidades aritméticas de precisão mista FP16/FP32 em um decoder de atenção de 8 vias. O build de 8 vias no FPGA alvo XCVU29P-3 consome aproximadamente 1.9 milhão de LUTs, 300.000 flip-flops e 1.500 slices DSP48E2. Projetado para um nodo de processo TSMC 16FF, o design se encaixa em 5,7 mm² (8 tubos de atenção) e atinge 125 MHz. VerTQ entrega compressão KV-cache de 4,3x e 16x menos multiplicações no loop de atenção interna versus atenção padrão, com integração direta de Python vLLM. A Verkor afirma que nenhum design de hardware equivalente era publicamente disponível antes dessa execução.

Tape-out convencional custa mais de $400 milhões com ciclos de 18 a 36 meses para equipes de centenas de engenheiros — assumindo que um design inicial existe. Um conjunto de máscara de nodo N2 sozinho custa mais de $30 milhões. Se sistemas agentic conseguem comprimir as fases de arquitetura e RTL de meses a dias, a economia muda drasticamente: iterações mais rápidas, NRE mais baixo por tape-out e a habilidade de girar silicon de inferência customizado sem uma equipe de hardware permanente.

Design Conductor 2.0 lidou com julgamento de arquitetura, codificação RTL, geração de testbench, fechamento de timing e mapeamento FPGA. A versão de dezembro de 2025 era "mais como um implementador altamente qualificado e inexaurível do que um verdadeiro designer." A versão 2.0 faz decisões arquiteturais — como otimizar cruzamentos de sinais inter-die para FPGAs multi-SLR — em vez de executar mecanicamente uma especificação entregue.

O paper é uma avaliação interna da Verkor — nenhuma reprodução independente da timeline de 80 horas ou specs VerTQ existe ainda. Os autores reconhecem limitações e notam que o uso de tokens não é totalmente divulgado no preprint. Completude de verificação — o critério make-or-break antes do comprometimento de silicon — não é auditado independentemente. A estimativa de área TSMC 16FF (5,7 mm²) é uma projeção, não sign-off pós-layout.

A fronteira de agent-EDA está se movimentando mais rápido do que a maioria dos ciclos de roadmap de chip empresarial consegue rastrear. Três gerações de modelos de fronteira separaram dezembro de 2025 de maio de 2026, e cada uma entregou uplift de capacidade que expandiu o que fluxos agentic conseguem fechar sem ajuda humana. Times planejando silicon de inferência customizado para tape-outs de 2027 ou 2028 devem testar sob pressão fluxos agentic em sua metodologia de design agora, não depois do próximo benchmark.