Sistema Agentic de Verkor Cierra RTL-a-Layout en 80 Horas

Design Conductor 2.0 de Verkor construyó autónomamente un acelerador de inferencia desde arquitectura hasta layout FPGA en 80 horas — un salto de 80x en complejidad de tarea respecto a la línea base de diciembre de 2025, cuando el sistema requirió 12 horas para diseñar una CPU RISC-V de 5 etapas.

Design Conductor 2.0 ejecuta un harness multi-agente rediseñado impulsado por modelos frontera lanzados en abril de 2026. El resultado destacado, VerTQ, es un acelerador de inferencia LLM con TurboQuant integrado en hardware — un algoritmo de compresión KV-cache — en un pipeline de 240 ciclos. VerTQ integra K-compression mediante TurboQuant-Prod con residuos QJL, V-compression mediante TurboQuant-MSE y FlashAttention embebido. Los agentes comenzaron desde el paper TurboQuant arXiv y completaron el flujo completo front-to-back: RTL, verificación, optimización de timing y mapeo físico, sin intervención humana.

VerTQ empaqueta 5.129 unidades aritméticas de precisión mixta FP16/FP32 en un decodificador de atención de 8 vías. La compilación de 8 vías en el FPGA objetivo XCVU29P-3 consume aproximadamente 1,9 millones de LUTs, 300.000 flip-flops y 1.500 slices DSP48E2. Proyectado a un nodo de proceso TSMC 16FF, el diseño cabe en 5,7 mm² (8 tuberías de atención) y logra 125 MHz. VerTQ entrega compresión KV-cache de 4,3x y 16x menos multiplicaciones en el bucle de atención interno versus atención estándar, con integración directa de Python vLLM. Verkor afirma que ningún diseño de hardware equivalente estaba disponible públicamente antes de esta ejecución.

El tape-out convencional cuesta más de $400 millones con ciclos de 18 a 36 meses para equipos de cientos de ingenieros — asumiendo que existe un diseño inicial. Un conjunto de máscaras de nodo N2 solo cuesta más de $30 millones. Si los sistemas agentic pueden comprimir las fases de arquitectura y RTL de meses a días, la economía cambia drásticamente: iteraciones más rápidas, NRE más bajo por tape-out y la capacidad de girar silicio de inferencia personalizado sin un equipo de hardware permanente.

Design Conductor 2.0 manejó juicio arquitectónico, codificación RTL, generación de testbench, cierre de timing y mapeo FPGA. La versión de diciembre de 2025 era "más como un implementador altamente calificado e inagotable que como un verdadero diseñador." La versión 2.0 toma decisiones arquitectónicas — como optimizar cruces de señales inter-die para FPGAs multi-SLR — en lugar de ejecutar mecánicamente una especificación entregada.

El paper es una evaluación interna de Verkor — no existe aún reproducción independiente de la línea de tiempo de 80 horas o especificaciones de VerTQ. Los autores reconocen limitaciones y notan que el uso de tokens no se divulga completamente en el preprint. La completitud de verificación — el criterio de hacer-o-romper antes del compromiso de silicio — no se audita independientemente. La estimación de área TSMC 16FF (5,7 mm²) es una proyección, no una aprobación post-layout.

La frontera agent-EDA se mueve más rápido que la mayoría de los ciclos de roadmap de chips empresariales pueden rastrear. Tres generaciones de modelos frontera separaron diciembre de 2025 de mayo de 2026, y cada una entregó un aumento de capacidad que expandió lo que los flujos agentic pueden cerrar sin ayuda humana. Los equipos que planean silicio de inferencia personalizado para tape-outs de 2027 o 2028 deben probar bajo presión flujos agentic en su metodología de diseño ahora, no después del siguiente benchmark.