Hoja de ruta de apilamiento 3D de CEA-Leti aborda cuello de botella de memoria de IA con interconexiones submicronicas

CEA-Leti, el instituto de microelectrónica francés, está impulsando una hoja de ruta agresiva de integración 3D y chiplet para abordar la colisión de los sistemas de IA con paredes de ancho de banda de memoria y densidad de potencia. El gerente de programa Pascal Vivet describió un cambio de las arquitecturas de memoria de alto ancho de banda (HBM) de hoy a interfaces de memoria 'más amplias, más lentas, más cercanas'—apilando DRAM directamente encima o cerca de motores de cómputo usando interconexiones ultradensas. El objetivo: cientos de gigabytes a terabytes de memoria integrada estrechamente con procesadores para alimentar cargas de inferencia vinculadas a E/S en lugar de vinculadas a cómputo.

La caja de herramientas de Leti abarca campos de 10 micrones a sub-1 micrón, incluido bonificación híbrida dados-a-oblea y oblea-a-oblea demostrada en campo de 1 micrón y dirigida a 200 nm. La idea clave es que la integración más cercana reduce la energía de movimiento de datos—crítica para inferencia—pero concentra calor. La densidad de potencia (no la potencia total) se convierte en la restricción limitante; el enfriamiento líquido en centros de datos establece un techo, mientras que los sistemas de IA perimetral en automóviles y drones enfrentan presupuestos térmicos diferentes.

Para arquitectos, esto señala un cambio: a medida que los pesos del modelo fronterizo saturan DRAM, la próxima generación de hardware de IA negociará puro ancho de banda por colocación, buses de ancho de menor energía y modularidad de chiplet. Esta hoja de ruta apoya implícitamente tanto los campamentos 'escalar' como 'chiplet abierto'—mostrando que el acoplamiento de memoria más cercano vence a más ancho de banda por dólar en inferencia, favoreciendo diseños integrados sobre dados monolíticos.