Synopsys ha lanzado un nuevo portafolio de propiedad intelectual Compute Express Link (CXL) 4.0 apuntando a uno de los cuellos de botella más persistentes de la infraestructura de IA: ancho de banda de memoria y capacidad. El portafolio incluye un controlador, módulo de seguridad IDE, capa física probada en silicio e IP de verificación, soportando CXL 4.0 junto con generaciones anteriores (3.x, 2.0, 1.x) en una arquitectura unificada. CXL 4.0, lanzado a finales de 2025, duplica el ancho de banda a 128 GT/s, se alinea con PCIe 7.0, e introduce agrupamiento de puertos que permite a los diseñadores combinar múltiples enlaces de 16 carriles para exceder 2-4 TB/s de ancho de banda por puerto agrupado.
La capacidad de memoria y el ancho de banda han sido la restricción vinculante desde al menos 2012, según Ron Loman de Synopsys. CXL es una interconexión coherente en caché construida en la capa física de PCIe, permitiendo que procesadores, aceleradores y dispositivos de memoria se comuniquen y compartan recursos a nivel del sistema. El nuevo IP soporta hasta cuatro retimers para alcance de señal a tasas de datos más altas, enlaces nativos x2 y un flit optimizado para latencia de 256 bytes para aumentar la eficiencia de carga útil. El despliegue de CXL 2.0 ha alcanzado producción en volumen, mientras que CXL 3.x (alineado con PCIe 6.0 y señalización PAM4) apenas está comenzando una adopción más amplia; se espera que la adopción de CXL 4.0 se acelere conforme los diseñadores de infraestructura persiguen computación y memoria desagregadas en sistemas multi-die y a escala de rack.
Para arquitectos, CXL 4.0 se convierte en un facilitador estratégico para inferencia de IA a escala, complementando estrategias multi-die y agrupamiento de memoria que evitan restricciones de suministro de HBM. El módulo de seguridad IDE con cero latencia de overhead y preparación FIPS 140-3 aborda necesidades crecientes en entornos multi-tenant y computación confidencial. Conforme los hiperscaladores persiguen cada vez más computación desagregada (una progresión que Loman esbozó de expansión a compartir a desagregación completa), IP CXL maduro reduce riesgo de implementación y acelera time-to-silicon para aceleradores de IA personalizados y SoCs intensivos en memoria.