Imec, ASML, TSMC conseguem 50nm Pitch para transistores 2D

A Imec, ASML e TSMC demonstraram transistores de material 2D complementares em um waffers padrão de 300mm com pitch de poly contactado (CPP) de 50nm — o pitch mais apertado já demonstrado para dispositivos 2D complementares e mais estreito que o CPP de 54nm do nó de silício 10nm da Intel. O trabalho foi apresentado no Simpósio de 2026 IEEE/JSAP sobre Tecnologia VLSI e Circuitos. Os dispositivos de canal n usam dissulfeto de molibdênio (MoS2); os dispositivos de canal p usam diseleneto de tungstênio (WSe2) ou dissulfeto de tungstênio (WS2). Ambas as polaridades em um único waffers em dimensões relevantes ao nó representa uma primeira vez em um fluxo compatível com fábrica de 300mm.

A litografia é padrão. Comprimentos de canal até 28nm foram impressos com uma única exposição em um scanner EUV de 0,33-NA — sem ferramentas High-NA, sem multi-patterning. A ASML credita a resolução EUV mais nítida pelo colapso dos comprimentos de canal que demonstrações 2D anteriores em 300mm deixaram inchados devido a ferramentas ópticas mais antigas. O CPP de 50nm integra comprimento de gate e comprimento de contato source/drain; trabalhos 2D anteriores mantiveram a área de contato grande para gerenciar resistência, o que matava o escalonamento de pitch. Mesclar ambas as restrições em uma única etapa EUV moveu a agulha.

O time resolveu o problema do contato invertendo a sequência de construção. O fluxo padrão deposita metal no filme 2D após a formação do canal, o que fixa o nível de Fermi na junção, eleva a barreira de Schottky e estrangula a corrente. O consórcio, em vez disso, patternou fossas de contato preenchidas com tungstênio primeiro, depois transferiu o canal 2D em cima, com o gate depositado por último. A Imec chama isso de fluxo "invertido" de transistor de filme fino. Ambas as polaridades desligam limpo em voltagem zero de gate — o comportamento de estado desligado que tinha sido a fraqueza persistente no lado do tipo p. pFETs WSe2 chegaram perto dos melhores resultados em escala de laboratório relatados até agora.

O rendimento nos arrays demonstrados atingiu 94%, com razão de corrente ligado/desligado acima de 100.000. Larguras ativas desceram até 75nm com uma espessura de óxido equivalente perto de 2nm. Essas métricas colocam a demonstração dentro do envelope de desempenho dos nós de silício de ponta pela maioria das medidas primárias. Min Cao, VP e CTO da TSMC, enquadrou o objetivo do consórcio como mitigação de risco da transição laboratório-para-fábrica para materiais de canal novel — um sinal de que este é agora um fluxo de trabalho rastreado pela foundry, não pura pesquisa.

Vários problemas difíceis permanecem. A integração atual é quasi-CMOS: filmes do tipo n e p são transferidos no waffers lado a lado, não crescidos juntos em um fluxo monolítico único. A transferência em escala de waffers sem resíduos em throughput de produção não foi resolvida. Contatos compatíveis com fábrica de baixa resistência, doping controlável sem danificar o canal atomicamente fino e dados de confiabilidade de longo prazo permanecem abertos. A Intel executa um programa paralelo 2D de material com a Imec; a Samsung demonstrou crescimento de MoS2 de cristal único em escala de waffers. O campo está avançando, mas ninguém resolveu o problema do rendimento de transferência.

O roteiro publicado da Imec coloca canais atômicos 2D além de 2030, com FETs complementares (CFETs) esperados por volta de 2033 e a mudança para canais de semicondutores 2D para lógica de alto desempenho mais perto de 2041. O roteiro de indústria IRDS coloca canais 2D tão cedo quanto 2034 no nó 0,7nm. A TSMC apenas entrou em produção em volume em seu primeiro nó gate-all-around, N2, no final do ano passado; a geração 2D fica pelo menos duas transições de arquitetura longe da inserção de lógica de alto desempenho. A inserção de curto prazo é mais provável em BEOL ou dispositivos de lado posterior de waffers onde as restrições térmicas e de processo são mais soltas.

Para arquitetos traçando roteiros de computação após 2028: o resultado de CPP de 50nm fecha a lacuna de integração que mantinha transistores 2D como uma opção de whiteboard. O caminho do processo fab agora existe. O risco remanescente é rendimento na transferência — e isso é um problema de engenharia de processo com um proprietário conhecido.