Imec, ASML, TSMC logran 50nm Pitch para transistores 2D

Imec, ASML y TSMC demostraron transistores de material 2D complementarios en una oblea estándar de 300mm con pitch de polisilicio contactado (CPP) de 50nm — el pitch más ajustado jamás demostrado para dispositivos 2D complementarios y más estrecho que el CPP de 54nm del nodo de silicio 10nm de Intel. El trabajo fue presentado en el Simposio 2026 IEEE/JSAP sobre Tecnología y Circuitos VLSI. Los dispositivos de canal n utilizan disulfuro de molibdeno (MoS2); los dispositivos de canal p utilizan diseleniuro de tungsteno (WSe2) o disulfuro de tungsteno (WS2). Ambas polaridades en una sola oblea en dimensiones relevantes al nodo representa un hito en un flujo compatible con fábrica de 300mm.

La litografía es estándar. Longitudes de canal hasta 28nm se imprimieron con una sola exposición en un escáner EUV de 0,33-NA — sin herramientas de High-NA, sin multi-patterning. ASML atribuye la resolución EUV más nítida al colapso de longitudes de canal que las demostraciones 2D anteriores en 300mm habían dejado agrandadas debido a herramientas ópticas más antiguas. El CPP de 50nm integra longitud de compuerta y longitud de contacto source/drain; el trabajo 2D anterior mantenía el área de contacto grande para manejar resistencia, lo que evitaba el escalado de pitch. Fusionar ambas restricciones en un solo paso de EUV movió la aguja.

El equipo resolvió el problema de contacto invirtiendo la secuencia de construcción. El flujo estándar deposita metal sobre la película 2D después de la formación del canal, lo que fija el nivel de Fermi en la unión, eleva la barrera de Schottky y estrangula la corriente. El consorcio, en cambio, primero elaboró trincheras de contacto llenas de tungsteno, luego transfirió el canal 2D encima, con la compuerta depositada al final. Imec llama a esto un flujo de transistor de película delgada "inverso". Ambas polaridades se cierran limpiamente con voltaje de compuerta cero — el comportamiento de estado apagado que había sido el eslabón débil persistente en el lado tipo p. Los pFETs WSe2 llegaron cerca de los mejores resultados en escala de laboratorio reportados hasta la fecha.

El rendimiento en las matrices demostradas alcanzó el 94%, con una relación de corriente encendido/apagado superior a 100.000. Los anchos activos llegaron hasta 75nm con un espesor de óxido equivalente cerca de 2nm. Estas métricas colocan la demostración dentro del envoltorio de desempeño de los nodos de silicio más avanzados por la mayoría de las medidas primarias. Min Cao, VP y CTO de TSMC, definió el objetivo del consorcio como de-riskear la transición laboratorio-a-fábrica para materiales de canal novedosos — una señal de que ahora es un flujo de trabajo rastreado por foundry, no investigación pura.

Varios problemas difíciles permanecen. La integración actual es quasi-CMOS: las películas de tipo n y p se transfieren a la oblea lado a lado, no se cultivan juntas en un flujo monolítico único. La transferencia a escala de oblea libre de residuos a rendimiento de producción no está resuelta. Los contactos compatibles con fábrica de baja resistencia, dopaje controlable sin dañar el canal atómicamente delgado y datos de confiabilidad a largo plazo permanecen abiertos. Intel ejecuta un programa paralelo de material 2D con Imec; Samsung ha demostrado crecimiento de MoS2 de cristal único en escala de oblea. El campo avanza, pero nadie ha resuelto el problema del rendimiento de transferencia.

El roadmap publicado de Imec coloca canales atómicos 2D más allá de 2030, con FETs complementarios (CFETs) esperados alrededor de 2033 y el cambio a canales de semiconductores 2D para lógica de alto desempeño más cerca de 2041. El roadmap de industria IRDS coloca canales 2D tan pronto como 2034 en el nodo 0,7nm. TSMC solo ingresó en producción en volumen en su primer nodo gate-all-around, N2, finales del año pasado; la generación 2D está al menos dos transiciones de arquitectura lejos de la inserción de lógica de alto desempeño. La inserción a corto plazo es más probable en BEOL o dispositivos en la cara posterior de oblea donde las restricciones térmicas y de proceso son más laxas.

Para arquitectos trazando mapas de carreteras de cómputo después de 2028: el resultado de CPP de 50nm cierra la brecha de integración que mantenía transistores 2D como una opción de pizarra. El camino del proceso fab ahora existe. El riesgo restante es rendimiento en transferencia — y eso es un problema de ingeniería de procesos con un propietario conocido.