Google Contrata 3M TPUs da Intel, Quebrando Monopólio de Empacotamento da TSMC

Google está prestes a ter a empacotamento de mais de três milhões de TPUs pela Intel até 2028, sugerindo que a tecnologia EMIB da Intel gerenciará cerca de metade da produção anual de TPUs do Google nesse ano, de acordo com estimativas do Morgan Stanley relatadas pelo Tom's Hardware e TechTimes. Isso marca o primeiro caso em que um hiperescala de magnitude do Google escolheu uma alternativa de empacotamento ao processo CoWoS em alta demanda da TSMC para sua coluna vertebral de inferência.

A tecnologia em questão é a ponte de interconexão multi-die integrada (EMIB) da Intel. Ao contrário do CoWoS, que coloca cada die em um grande interposer de silício, a EMIB utiliza pequenas pontes de silício no substrato orgânico para conexões apenas entre dies adjacentes. A Intel afirma uma taxa de utilização de pacote próxima a 90 por cento, em comparação com aproximadamente 60 por cento para o CoWoS, com analistas da Bernstein estimando os custos de empacotamento EMIB em "alguns dólares por chip" em comparação com US$ 900 a US$ 1.000 para o CoWoS em um processador da classe Rubin. O TPU v8e da Google, previsto para o final de 2027, provavelmente será o primeiro a adotar o EMIB-T, com suporte para até 12 pilhas HBM. No entanto, o JPMorgan observa que a Intel pode apenas lidar com o empacotamento, com a TSMC ainda fabricando o silício, o que é uma adição significativa de capacidade, mas menos transformador do que uma mudança total de foundry.

Para arquitetos de inferência, o problema crítico é o racionamento de capacidade em vez de vitórias em benchmarks. O CEO da TSMC, C.C. Wei, declarou em meados de 2025 que a capacidade de empacotamento de nó avançado é "aproximadamente três vezes menor" do que a demanda, com a Nvidia consumindo cerca de 60 por cento do fornecimento global de CoWoS e a Broadcom e AMD respondendo por mais 26 por cento. Isso deixa designers de ASIC personalizados como a Google competindo pela oferta restante. A Intel está precificando agressivamente para ganhar entrada no mercado, com o CFO David Zinsner mencionando acordos de empacotamento valendo bilhões anualmente em uma conferência do Morgan Stanley em março, e elevando o potencial de receita de empacotamento avançado acima de US$ 1 bilhão em uma ligação de resultados do Q1 de 2026 da Intel. No entanto, a divisão de foundry da Intel perdeu US$ 10,3 bilhões em receita de US$ 17,8 bilhões em 2025, com clientes externos contribuindo apenas US$ 174 milhões de seu US$ 5,4 bilhões de receita no Q1 de 2026.

Atualmente, não há evidência de produção de que a Intel possa atender às necessidades de volume do Google. Arquitetos precisam ver dados de yield em escala, qualificação formal da SK hynix confirmando a confiabilidade do HBM sobre pontes EMIB e esclarecimento sobre se a Intel está fabricando os dies ou apenas montando-os. A SK hynix, que dominou 57 por cento da receita do HBM no Q4 de 2025, ainda está testando sua memória com a EMIB da Intel; sem qualificação, a linha de empacotamento da Intel permanece não comprovada para aceleradores de IA. A vantagem de custo da Bernstein também depende de um "histórico de produção externo", o que significa que as economias por chip são teóricas sem yield de alta volume. O EMIB-T da Intel, capaz de escalar além do tamanho do reticle 8× em um pacote de 120×120 mm, está apenas começando a implementação da fábrica de produção neste ano.

Se o pedido for confirmado, o Google estará estabelecendo uma estratégia de empacotamento de duas fontes: TSMC para wafers e Intel para montagem. A mensagem chave para arquitetos é que o empacotamento avançado é agora o fator limitante na oferta de aceleradores, e a única maneira de contrabalançar o racionamento do CoWoS é qualificar um segundo empacotador de fontes pelo menos dois anos antes que a produção de silício seja necessária.