Google está previsto que Intel empaquete más de tres millones de TPUs para el año 2028, lo que sugiere que la tecnología EMIB de Intel gestionará alrededor de la mitad de la producción anual de TPUs de Google ese año, según estimaciones de Morgan Stanley informadas por Tom's Hardware y TechTimes. Esto marca el primer caso en el que un hiperscaler de la magnitud de Google ha elegido una alternativa de empaque a la demanda de proceso CoWoS de TSMC para su columna vertebral de inferencia.
La tecnología en cuestión es el puente de interconexión multi-dies incrustado (EMIB) de Intel. A diferencia de CoWoS, que coloca cada die en un gran intercambiador de silicio, EMIB utiliza pequeños puentes de silicio en el sustrato orgánico para conexiones entre dies adyacentes solo. Intel afirma una tasa de utilización del paquete cercana al 90 por ciento, en comparación con aproximadamente el 60 por ciento para CoWoS, con analistas de Bernstein estimando los costos de empaque EMIB en "unos pocos cientos de dólares por chip" en comparación con 900-1000 dólares para CoWoS en un procesador de clase Rubin. El TPU v8e de Google, anticipado para fines de 2027, es probable que sea el primero en adoptar EMIB-T, admitiendo hasta 12 pilas HBM. Sin embargo, JPMorgan señala que Intel puede manejar solo el empaque, con TSMC aún fabricando el silicio, lo que es una adición significativa de capacidad pero menos transformadora que un cambio total de fundición.
Para los arquitectos de inferencia, el problema crítico es la racionamiento de capacidad en lugar de victorias en el benchmark. El CEO de TSMC, C.C. Wei, declaró a fines de 2025 que la capacidad de empaque de nodo avanzado es "alrededor de tres veces menor" que la demanda, con Nvidia consumiendo alrededor del 60 por ciento del suministro global de CoWoS y Broadcom y AMD contando con otro 26 por ciento. Esto deja a diseñadores de ASIC personalizados como Google compitiendo por el suministro restante. Intel está precificando agresivamente para ganar entrada al mercado, con el CFO David Zinsner mencionando acuerdos de empaque valiosos en billones anualmente en una conferencia de Morgan Stanley en marzo, y elevando el potencial de ingresos por empaque avanzado por encima de los 1000 millones de dólares en la llamada de resultados de Q1 2026 de Intel. Sin embargo, la división de fundición de Intel perdió 10.300 millones de dólares en ingresos de 17.800 millones de dólares en 2025, con clientes externos contribuyendo solo 174 millones de sus 5400 millones de dólares en ingresos de Q1 2026.
Actualmente no hay evidencia de producción de que Intel pueda cumplir con los requisitos de volumen de Google. Los arquitectos necesitan ver datos de rendimiento a escala, calificación formal de SK hynix confirmando la confiabilidad de HBM sobre puentes EMIB y aclaración sobre si Intel está fabricando los dies o simplemente ensamblándolos. SK hynix, que dominó el 57 por ciento de los ingresos de HBM en Q4 2025, todavía está probando su memoria con el EMIB de Intel; sin calificación, la línea de empaque de Intel sigue sin probar para aceleradores de IA. La ventaja de costos de Bernstein también depende de un "rastro de producción externo", lo que significa que los ahorros por chip son teóricos sin rendimiento de volumen alto. El EMIB-T de Intel, capaz de escalar más allá del tamaño de retículo 8× en un paquete de 120×120 mm, está comenzando a implementar la puesta en marcha de la fábrica este año.
Si el pedido se confirma, Google estaría estableciendo una estrategia de empaque de doble fuente: TSMC para wafers e Intel para ensamblaje. El mensaje clave para los arquitectos es que el empaque avanzado es ahora el factor limitante en el suministro de aceleradores, y la única manera de contrarrestar el racionamiento de CoWoS es calificar a un segundo empaqueador de fuente al menos dos años antes de que se requiera la producción de silicio.
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