Rapidus supera a TSMC en precios de wafers de 2nm

Rapidus ha establecido el precio de sus primeros wafers de clase 2nm en un rango de ¥3 millones a ¥3.5 millones cada uno, lo que se traduce en $18,550 a $21,635, superando en un 30 al 38 por ciento el precio rumoreado de TSMC N2 de alrededor de $30,000. La empresa tiene como objetivo la fabricación de gran volumen en la segunda mitad de 2027 en su fábrica IIM-1 en Chitose, Hokkaido. La pila de procesos es un flujo de nanohojas gate-all-around licenciado de IBM, pilotado en escáneres ASML TWINSCAN NXE:3800E EUV que entraron en funcionamiento en abril de 2025. Rapidus opta por el procesamiento de wafers individuales en lugar de herramientas por lotes, lo que reduce el tiempo de giro para lotes personalizados pero a costa de la eficiencia de las herramientas y el rendimiento de wafers por hora. Para la habilitación del diseño, la empresa promueve Raads, un entorno EDA basado en LLM que afirma reducir el tiempo de diseño en la mitad y recortar los costos de diseño en un 30 por ciento, aunque carece de las bibliotecas de IP probadas en silicio y los manuales de empaquetado que la plataforma de Innovación Abierta de TSMC ha desarrollado durante una década.

Rapidus está en conversaciones con aproximadamente 60 clientes, principalmente en el extranjero, y ha proporcionado presupuestos preliminares a alrededor de 10, con victorias de diseño visibles en las empresas específicas de IA Tenstorrent y Esperanto Technologies, ambas trabajando en aceleradores RISC-V. La empresa planea aumentar la producción de 6,000 inicios de wafers por mes a 25,000 en el primer año, una fracción de la capacidad de N2 de TSMC. Rapidus es claro en que no compite en volumen, sino en silicones personalizados de pequeñas series y alta velocidad en lugar de los millones de ejecuciones de GPU de IA que llenan los GigaFabs de TSMC.

Para los arquitectos de IA que planean actualizar hardware de inferencia, el tiempo es crucial. No se espera un volumen significativo de 2nm de Rapidus hasta 2028, momento en el que TSMC anticipa aumentar su nodo refinado N2P y su proceso A16 con entrega de alimentación en el reverso, apoyado por el aprendizaje de rendimiento de cinco módulos de fábrica. Un wafer de Rapidus de $21,635 puede parecer más barato que un wafer de TSMC de $30,000, pero el riesgo de integración de una línea GAA de primera generación, la ausencia de un ecosistema de empaquetado y la probabilidad de que el segundo generación de 2nm de TSMC ofrezca una mayor densidad de transistores y eficiencia de energía a un rendimiento maduro deben ser considerados.

A medida que las fundiciones incumbentes ajustan los precios, TSMC está aumentando las cotizaciones en 3nm, 5nm y 7nm en un 5 al 10 por ciento, mientras que Samsung Foundry informó que está incrementando los precios de 4nm y 5nm en aproximadamente el 15 por ciento para nuevos clientes. Estos aumentos de precios afectan a los aceleradores de IA que se envían hoy, construidos en nodos de clase N5 o N3, lo que significa que la programación de 2027 de Rapidus no ofrece alivio inmediato para los clústers de inferencia que se adquieren ahora.

El procesamiento de wafers individuales ofrece agilidad a costa del rendimiento, adecuado para prototipos y aceleradores de IA personalizados pero potencialmente un cuello de botella para necesidades a gran escala. Más significativamente, Rapidus carece de un ecosistema equivalente al OIP de TSMC, que proporciona flujos de trabajo EDA validados, IP reutilizables de SerDes y controladores de memoria, y referencias de empaquetado CoWoS que pueden ahorrar un tiempo significativo para la silicio. El gobierno de Japón tiene una participación de voto del 11.5 por ciento y un veto de acción dorada a través de METI, añadiendo riesgo de adquisición geopolítica para compradores no japoneses que ya navegan por la Ley CHIPS de EE. UU. y restricciones de control de exportaciones. Los ¥2.35 billones en apoyo estatal acumulativo y los adicionales de ¥631.5 billones aprobados para abril de 2026 indican que la lista de precios depende de subsidios y aún no es sostenida por el mercado.

Los arquitectos de IA deben modelar sus ejecuciones de aceleradores de IA personalizados para 2028-2029 en aproximadamente $20,000 por wafer de 2nm si pueden tolerar la variación de rendimiento de la primera generación. Sin embargo, para silicio de inferencia de gran volumen, es aconsejable mantener en consideración la hoja de ruta de TSMC hasta que Rapidus demuestre que puede igualar los rendimientos y entregar un ecosistema de empaquetado que justifica el cambio.